Huỳnh Công Tú
Ngành công nghiệp bán dẫn tuân theo Định luật Moore, liên tục thu nhỏ kích thước transistor và tăng mật độ tích hợp. Các thế hệ công nghệ được gọi theo “node” (nút công nghệ) tính bằng đơn vị nm, dù giá trị nm ngày nay chỉ là tên gọi mang tính thương mại hơn là kích thước thực. Trong thập niên 2010s, chúng ta chứng kiến lộ trình thu nhỏ từ 10 nm xuống 7 nm, 5 nm, 3 nm và sắp tiến tới 2 nm. Mỗi bước tiến là kết quả của những cải tiến đột phá về quang khắc, vật liệu và kiến trúc linh kiện.
Xu hướng thu nhỏ từ 10nm đến 2nm: Node 10 nm (khoảng 2016–2017) đánh dấu ranh giới cuối cùng sử dụng hoàn toàn quang khắc DUV với multiple patterning. Samsung và TSMC bắt đầu sản xuất 10 nm vào 2016–2017, trong khi Intel gặp trục trặc và chậm ở node 10 nm đến 2019. Tiếp đó, 7 nm (2018) là bước đột phá với việc bắt đầu ứng dụng EUV hạn chế. TSMC và Samsung đều đạt sản xuất đại trà 7 nm năm 2018. TSMC 7 nm ban đầu dùng DUV multiple patterning, nhưng phiên bản 7nm+ cải tiến đã đưa vài lớp EUV vào quy trình. 5 nm (2020): TSMC bắt đầu sản xuất 5 nm từ nửa đầu 2019 (risk production) và ramp up 2020, hoàn toàn dựa vào EUV cho ~10–14 lớp trên mỗi wafer. Samsung cũng triển khai 5 nm (5LPE) trong 2020. Đến 3 nm, Samsung là hãng đầu tiên công bố sản xuất thử nghiệm 3 nm GAA (transistor Gate-All-Around) vào tháng 6/2022, còn TSMC bắt đầu sản xuất 3 nm cuối 2022 (cho Apple A17 Pro 2023). Node 2 nm dự kiến thương mại khoảng 2024–2025: TSMC đã lên kế hoạch risk production 2 nm (N2) vào 2024 và mass production năm 2025. Intel thì đặt tên lại lộ trình của mình: “Intel 4” (tương đương ~7 nm EUV) năm 2023, “Intel 3” (~5 nm) năm 2024, và “Intel 20A” (~2 nm, 20 angstrom) dự kiến cuối 2024, “18A” (1.8 nm) vào 2025. Nếu đúng lộ trình, Intel 20A/18A và TSMC 2nm sẽ cạnh tranh sát sao. Samsung cũng nhắm 2 nm năm 2025 cho thế hệ GAA tiếp theo.
Lộ trình của các “ông lớn”: TSMC hiện đang dẫn đầu về tiến độ công nghệ khi cung cấp chip 3 nm sớm cho Apple (2023) và dự kiến 2 nm cho Apple vào khoảng 2025. Intel tuy chậm ở 10 nm nhưng đặt mục tiêu “5 node trong 4 năm”, kỳ vọng lấy lại vị trí dẫn đầu vào khoảng 2025 với công nghệ angstrom (dưới 2 nm). Samsung thì chuyển đổi kiến trúc transistor từ FinFET sang GAAFET sớm tại 3 nm (2022) nhằm cạnh tranh, và sẽ tiếp tục cải thiện ở 2 nm, 1.4 nm. Dù lộ trình chi tiết khác nhau, cả ba hãng đều đồng thuận rằng: EUV là chìa khóa cho các node dưới 7 nm, và sẽ cần nâng cấp EUV (High-NA) cho node ~1.x nm. Ví dụ, TSMC xác nhận sẽ tích hợp máy EUV High-NA vào quy trình 1.4 nm (được gọi là N1.4 hoặc “A14”) dự kiến sản xuất năm 2027. Intel thậm chí đã đặt mua toàn bộ những chiếc máy High-NA đầu tiên của ASML cho R&D năm 2023–2024 và dự kiến dùng ở Intel 18A (~2025–2026). Samsung cũng không đứng ngoài cuộc khi hợp tác với ASML để sớm tiếp cận High-NA cho thế hệ sau 2 nm.
Thách thức về độ chính xác và chi phí: Thu nhỏ kích thước đi kèm với tăng độ phức tạp và chi phí vượt bậc. Có một số thách thức chính sau đây:
- Độ chính xác chế tạo: Khi kích thước giảm, sai số cho phép cũng giảm theo. Độ sai lệch căn chỉnh giữa các lớp (overlay) phải giữ dưới vài nm; độ dao động kích thước line-width hay edge roughness cũng phải kiểm soát chặt. Ở thang 5 nm, những biến thiên ngẫu nhiên trong quá trình khắc hoặc hiện ảnh có thể chiếm tỷ lệ đáng kể so với kích thước pattern, dẫn đến lỗi nghiêm trọng. Hiện tượng stochastic defects trong EUV – tức các khuyết tật ngẫu nhiên do phân bố photon – trở thành vấn đề nổi cộm, đòi hỏi giải pháp cả về resist lẫn kiểm tra, sửa lỗi.
- Giới hạn thiết bị: Máy móc quang khắc càng phải tinh vi hơn. 193 nm đã đạt cực hạn nên buộc phải dùng nhiều lần phơi, làm tăng rủi ro. EUV tuy giải quyết được độ phân giải nhưng bản thân thiết bị EUV rất phức tạp, hiệu suất chưa cao, dễ gặp sự cố (ví dụ hệ gương đòi hỏi độ chính xác nguyên tử). Việc đưa EUV vào sản xuất hàng loạt ban đầu gặp nhiều khó khăn về ổn định, hiệu suất hoạt động và khuyết tật mask, khiến một số hãng (như Intel) phải trì hoãn áp dụng EUV cho đến khi thật sự tin cậy.
- Chi phí sản xuất leo thang: Mỗi thế hệ nút mới, chi phí R&D và sản xuất đều tăng mạnh. Chẳng hạn, giá một tấm wafer 300 mm tăng từ khoảng $10.000 ở node 7 nm lên ~ $16.000 ở 5 nm và $20.000 ở 3 nm (tăng ~25% mỗi thế hệ). Nguyên nhân chính là do phải dùng nhiều lớp EUV đắt đỏ và tỷ lệ phế phẩm cao hơn ở kích thước nhỏ. Thiết kế chip ở các node này cũng tốn kém hàng trăm triệu USD do độ phức tạp tăng. Chỉ những công ty có sản lượng rất lớn (Apple, AMD, Nvidia…) mới gánh nổi chi phí.
- Hiệu suất và tiêu thụ điện: Càng thu nhỏ, việc giảm điện dung ký sinh và tăng tốc độ chuyển mạch trở nên khó khăn, khiến lợi ích hiệu năng bị thu hẹp. Đồng thời, nhiệt lượng tỏa ra cũng là vấn đề vì mật độ công suất tăng. Về phía sản xuất, một máy scanner EUV tiêu thụ điện ~1 MW, cả fab tiên tiến có thể cần tới hàng chục MW điện để vận hành, làm dấy lên lo ngại về tiết kiệm năng lượng và bền vững.
Mặc dù đối mặt nhiều thách thức, các hãng bán dẫn vẫn kiên trì theo đuổi tiến trình thu nhỏ. Họ bổ sung những cải tiến khác như kiến trúc transistor mới (FinFET sang NanoSheet/GAAFET, rồi tương lai có thể CFET – xếp chồng nanotransistor), vật liệu mới (siêu vật liệu kênh dẫn, dây dẫn), cũng như đóng gói 3D (gắn chiplet) để tiếp tục tăng mật độ và hiệu năng mà không phụ thuộc hoàn toàn vào thu nhỏ kích thước đơn thuần. Tuy nhiên, ở góc độ quang khắc thuần túy, ta đã rất gần những giới hạn vật lý, đòi hỏi các giải pháp mang tính thế hệ tiếp theo.